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      Entretien pour Design Verification Engineer

      4 juin 2025
      Employé (anonyme)
      Hanoï
      Offre acceptée
      Expérience positive
      Entretien moyen

      Candidature

      J'ai postulé en ligne. Le processus a pris 4 semaines. J'ai passé un entretien chez Dolphin Technology (Hanoï) en sept. 2024

      Entretien

      The interview process consisted of an initial HR screening call, followed by two rounds of technical interviews. The first technical round focused on SystemVerilog, UVM, and basic RTL debugging. The second round was a hands-on session involving a testbench review and writing simple assertions. The final round was a behavioral interview with the hiring manager.

      Questions d'entretien [1]

      Question 1

      Q: Can you explain the difference between blocking and non-blocking assignments in SystemVerilog? Q: How would you verify a FIFO design? Q: What is a virtual interface and how do you use it in UVM? Q: How do you handle back-to-back transactions in a UVM sequence? Q: How do you debug a failing assertion in simulation?
      Répondre à cette question